Test VHDL for Memory blocks In Cyclone III 세번째

영상 데이터를 64 line buffer에 저장한 후 출력하면 제일 마지막 64라인이 패널의 꼭대기에 올라가버린다. 이걸 똑바로 맞출려면 HSYNC와 VSYNC 신호를 조정하면 될꺼라고 생각했는데 HSYNC와 VSYNC는 패널 구동에 아무런 영향을 주지 않는다. ㅠㅠ 젝힐
몇일동안 ODCK, HSYNC, VSYNC, DE 신호를 측정하고 이리저리 주물러봤는데

결론은
DE 신호를 어찌 좀 주물러봐야 패널에 출력되는 영상을 64라인씩 밀어 올릴수 있다고 생각된다.

그러니까

이렇게 DE 신호를 입력 받아서 뒤로 밀어버리면 된다 이거지...

끝없는 삽질 끝에 드디어 완성했다.

test_VHDL


출력물도